基于嵌入式以太网的LED显示屏控制系统应用研究

方案中的单视频DVI芯片。ADV7619是AMD公司的一款高质量多路复用高清多媒体接口（HDMIOR）接收器，内部逻辑设计见参考文献。ADV7619TMDS时钟频率最高达297MHz，支持HDM11.4a规范规定的所有强制性和附加3D电视格式，包括36位色深1920×1080p高清电视、4k×2k（3840x2160@24Hz/25Hz/30Hz以及4096×2160@24Hz）超高清和3D电影视频播放，支持数字摄像机的色彩空间sYCC601、Adobe RGB和Adob-eYCC601，支持HBR和DSDS/PDIF多种数字音频格式。ADV7619的音视频解码直接输出到FPGA。

2.1.2高速通讯逻辑

超高分辨率LED显示屏单卡控制系统10Gbit/s高速通信的构建基于10Gbit/s以太网技术，尤其是10Gbit/s以太网物理接口的发展。10Gbit/s以太网IEEE802.3an定义了基于双绞线作为媒质的10Gbit/s以太网标准，传输距离至少100m。

2.1.3 FPGA信息处理

大规模可编程芯片FPGA是超高分辨率LED显示屏控制系统设计的核心，所有信息，包括高清音视频接收、缓存、转换、输出、控制信号嵌入、状态显示、DDR、FLASH和外部设备管理等均由FPGA进行处理。与传统的LED显示屏控制系统设计比较，其最大不同在于10Gbit/s通讯。目前Al-tera、Xilinx、Lattice等主流FPGA制造商都能提供用于10GbE通讯的FP-GA芯片，例如，Altera的Stratix Ⅴ（GX、GS和GT）、Stratix Ⅳ（GX和GT）、Cyclone Ⅳ GX（F23和更大器件），Stratix Ⅱ GX、Arria系列和HardCopy Ⅳ GX ASIC器件都带有内置收发器，为XAUI接口的实现提供专用模式。XAUI收发器模块提供156.25MHz输入参考时钟和并行接口，带有4通道时钟数据恢复（CDR）接收器和4通道收发器阵列以及交流耦合差分接口和差分PCML驱动电路。收发器模块嵌入了专用速率匹配和时钟补偿FIFO缓冲，还采用了1：16串化器/解串器（SerDes）、16：20变速箱、8B/10B编码和字对齐功能，所有这些功能都由专用XAUI状态机进行控制。每组四通道还内置了通道对齐电路，以减小XAUI接口从XAUI源到宿的偏移。收发器可提供500%的预加重和高达17dB的均衡，以补偿高频损耗。Altera的以上器件均符合所有的IEEE802.3ae规范，包括没有预加重时小于0.35单位间隔fUI）的抖动发生和最大峰峰值大于0.60UI的抖动容限。收发器模块符合IEEE802.3正弦抖动容限模板要求。万兆以太网3.1250-Gbit/s×4通道单向数据传送速率符合IEEE802.3aeXAUI对物理层器件和上层器件链接的定义。

2.1.4 CP2102

通过计算机远程配置和控制LED显示屏是必备功能，本设计采用Sil-i’con Labs公司的USB转UART桥接芯片CP2102代替传统的RS0-232口实现PC和FPGA通讯。CP2102包含USB2.0全速功能控制器、USB收发器、振荡器和带有全部调制解调器控制信号的异步串行数据总线（UART），可通过USB供电。CP2102工作时作为一个虚拟COM口使用，且满足RS0-232总线的波特率要求。

2.1.5其他

（1）DDR

存储器采用高速双倍速率同步动态随机存储器DDRII代替传统LED控制器的SDKAM存储器，用于缓存超高清视频数据流。例如采用两片ISSI公司的IS43DK32800A8M×32256Mbit芯片，或三星的2Mx32Bitx4BanksK4D553235F-GC2A、K4D553235F-GC25。

（2）FLASH存储器

FLASH存储器用于存储FPGA程序和屏体控制参数，如时间程控亮度表、亮度色度校正系数等。

（3）外部设备

外部设备包括DCDC电源、时钟、晶振、LED指示灯、电源、ESD保护电路、位开关、PCIe插口等辅助电路，其中PCIe通讯是原传统双口千兆网LED控制系统所不具备的。

2.2接收分配器

超高分辨率LED显示屏控制系统设计接收分配器的逻辑设计框图见图2。可以看出，其高速通讯逻辑、FPGA、存储器和外设与发送器的硬件设计基本相同，不同之处在于到LED屏体的1Gbit/s网络输出集成和音频输出模块。

2.2.1 LED视频输出

LED视频输出是实现LED显示的重要部分。考虑到成本和与原屏体控制器的兼容因素，本方案采用1Gbit/s带宽的千兆网分区通讯模式，10～12个千兆网链路矩阵，支持10Gbit/s总带宽并行数据输出，足以满足4K2K全高清信号显示。

千兆网PHY阵列由3个4口PHY构成，例如Marvell公司的88E1240具有4个SGMII接口，Broadcom公司的BCM5466（256pBGA封装具有4xSGMII或4×RGMII（Reduced Gigabit Media Independent In-terfacel接口。SGMII是1.25Gbit/s的千兆網高速差分串行接口（无时钟双向4线），RGMII的数据速率是250MHz（含125MHz时钟双向12线）。如FPGAI/O口足够用，还可采用RGMII模式。从简化设计考虑，采用了SGMII接口，这在FPGA很容易实现，例如Altera的StratixOR V，StratixⅣ，Stratix Ⅲ，Arria0R Ⅴ，和AiTia Ⅱ GX系列均提供了1Gbit/s（可上升到1.4Gbit/s）的带动态相位调整（DPA）电路的源同步差分I/O信号，支持LVDS、LVPECL、3.3VPCML和HyperTransportTM差分电气标准。DPA电路支持多种串行/解串行（SerDes）因子，包括8X和10X模式。每个通道都有各自的DPA电路，为每个通道提供独立的数据对齐功能。

由于源同步时钟方案的高速接口可达到1.25Gbit/s传送速率，时钟至通道和通道至通道偏移的容限大大缩小。为了保持在允许的偏移内，设计者必需使用精确的印刷电路板（PCB）设计技术，因为走线长度最细微的不匹配都可能导致错误的数据传送。其他诸如抖动、温度和电压变化等影响让这个问题更加复杂，简单的静态相位调整技术不是非常有效。Altera在上述器件中集成了动态相位调整电路（DPA）和专用源同步电路的快速锁相环（PLL）。动态相位调整器DPA使用快速PLL生成的8个相移时钟中的1个，选择最接近输入数据中部的时钟相位来采样数据和对齐数据。这种对齐是连续进行的，能够补偿时钟和数据信号之间实时时序变动导致的动态变化，有效消除了由时钟或数据偏移引发的信号对齐问题，大大简化了PCB设计。

可采用Lattice的ECP40-30芯片，它具有4个可达6Gbit/s的SerDes，18个1.25Gbit/s。（带CDR）差分I/O，484PBGA封装。

2.2.2音频输出

音频输出模块将来自FPGA解码后的音频信号进行处理后输出到功放，以实现高保真的音响播放，所采用的技术和器件可参考其他文献。

3结语

综上所述，LED显示屏和其他显示器相比，具有亮度高、能耗少、寿命长等优点，具有广阔的发展前景和良好的应用价值。但是，当前的LED显示屏控制系统较为落后，已无法满足市场和用户日益增长的需求。本文设计了一种基于嵌入式以太网的LED显示屏控制系统，性价比高，适用于超高清多媒体播放，具有良好的推广应用价值。

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