基于CMOS的运算放大器设计概述

摘 要 随着IC技术的不断发展，高性能的运算放大器大范围的在各种电路系统中使用，它变身为模拟和混合信号集成电路设计的核心单元电路，其性能对电路系统的整体性能影响巨大。现代IC电路尺寸不断减小，从而使集成电路产品的工作电压及功耗不断降低，这样待处理的信号不断减弱，这就对运算放大器的精度有更高的需求。本文基于0.5µm CMOS工艺，设计了一种折叠共源共栅运算放大器，运算放大器工作电压为5V，并用Cadence软件进行仿真和版图设计。得到放大器参数如下：直流增益为92.3dB、单位增益带宽为4MHz、相位裕度为55.9°、电源抑制比为82.3dB、共模抑制比为80.2dB等，达到了预期的设计指标。

关键词 运算放大器；CMOS工艺；折叠共源共栅

1 课题研究的目的与意义

在随着IC技术的不断发展，高性能的运算放大器大范围的在各种电路系统中使用，它变身为模拟和混合信号集成电路设计的核心单元电路，其性能对电路系统的整体性能影响巨大。为了提高集成度，降低成本，一块芯片上的器件数量越来越多，且器件的特征尺寸越来越小，这就要求CMOS集成电路的设计者要有扎实的基本功，对于CMOS的基本知识要有深入的掌握，并对一些寄生效应要有深入的理解，目前国内的研究与国外相比还存在着较大的差距[1]。

2 运算放大器的工作原理及性能参数

CMOS运算放大器的性能指标：为了衡量运算放大器的优缺点，以及为实际供应提供选择依据，通常是一系列的性能指标，用于运算放大器的定性或定量描述。这些指标包括：直流开环增益（DC Gain）、小信号带宽、相位裕度（PM）、建立时间、压摆率、共模抑制比（CMRR）、电源抑制比（PSRR）等。

运算放大器常见种类：近年来，运算放大器在不同的应用领域被使用，放大器的性能指标要求越来越高，最近几年出现了许多新的运算放大器的结构，如高增益结构、低电压结构、高摆幅结构等。CMOS结构常用的有两级放大结构，套筒结构，折叠共源共栅结构[2]。

3 折叠式共源共栅CMOS运算放大器的设计

共源共栅运算放大器的设计：设计的电路为两级运算放大器级联结构，其中第一级放大器为共源共栅电路结构，双端输入单端输出，实现电路增益约为 60dB；第二级放大器的基本结构，单端输入单端输出，实现电路增益约为 40dB。整个电路是CMOS器件结构，电路上拉为PMOS管，下拉為NMOS管。我们还设计输出一个补偿电容、与串联电阻一起在输出端形成并联支路，进行电路增益与频率补偿。

电压偏置电路设计及尺寸计算：

（1）pmos管M8和M9的过驱动电压为VOD8=VOD9=0.4V，而|Vth|=0.978V，则偏置电压源电压为Vb1=5V-0.4-（0.4V+0. 978V）=3.222V。

（2）nmos管M6和M7的过驱动电压为VOD6=VOD7=0.55V，而Vth=0.8V，则偏置电压源电压为Vb2=0.8V+0.55V+0.65V=2V。

（3）nmos管M4和M5的过驱动电压为VOD4=VOD5=0.65V，而Vth=0.8V，则偏置电压源电压为Vb3=0.8V+0.65V=1.45V。

（4）pmos管M3的过驱动电压为VOD3=0.4V，而|Vth|=0.978V，则偏置电压源电压为Vb4=5-0.978-0.4=3.622V[3]。

4 折叠式共源共栅运算放大器的仿真

采用Cadence电路仿真工具，并利用0.5µm CMOS工艺模型参数，可对电路进行功能仿真。其增益达到了92.3dB，在频率4MHz处增益为零，相应的相位裕度为180-124.1= 55.9°，增益下降到0dB的频率点，4MHz即为单位增益带宽。符合设计要求。

电源电压抑制比：采用Cadence电路仿真工具，并利用0.5µm CMOS工艺模型参数，电源抑制比PSRR约为82.3dB，可见，电源抑制比PSRR满足设计指标要求，即运放输出电压对电源噪声有较强的抑制能力。

共模抑制比：从运放共模抑制比仿真结果可以看出，共模抑制比（CMRR）为80.2dB，可见，共模抑制比CMRR基本满足要求，即表示运放抑制共模信号的能力较强，放大器性能较好。

瞬态分析从中可以看出输出电压在2.155µs开始上升，电压为267.5mV；在2.326us基本达到上升要求，电压为1.112V，可手算出转换速率SR。建立时间仿真可以看出，建立时间同时还可以反映整个系统的阻抗大小、运放的转换速率的快慢。通过Calculator里自带的函数，可以求出建立时间，ST=2µs[4]。

5 结束语

本文基于0.5µmCMOS工艺模型参数，设计了一种折叠共源共栅运算放大器，此结构能够满足较高增益的要求。采用Cadence工具，对电路直流增益、单位增益带宽、相位裕度、电源抑制比、共模抑制比、转换速率、建立时间分别进行仿真，仿真结果表明，本课题设计的运算放大器具有直流增益为92.3dB、单位增益带宽为4MHz、相位裕度为55.9º、电源抑制比为82.3dB、共模抑制比为80.2dB、转换速率为5V/µs、建立时间为2µs。利用Cadence工具，完成主电路版图的设计，并对主电路版图进行DRC、LVS验证，验证结果表明DRC验证和LVS验证无任何错误，同时给出了主电路版图的面积，版图面积为0.022mm2。综上所述，整个设计满足预计设计指标的要求。

参考文献

[1] 马磊，原义栋，张海峰.一种改进的增益增强共源共栅放大器的设计[J].现代电子技术，2011，10（5）：145-148.

[2] 蔡坤明，何杞鑫，陶吉利.一种增益增强型运算放大器的设计[J].电子应用技术，2010，13（5）：66-68.

[3] 何红松.CMOS高性能运算放大器研究与设计[D].上海：复旦大学，2009.

[4] 陈朝阳，胡小波，付生猛.一种采用增益增强方法的CMOS全差分运算放大器[J].微电子学，2010，15（1）：12-15.

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