一种L波段数字接收机的直接射频采样研究

方案，在硬件设计不发生改变的条件下，分别支持在ADC内进行下变频、抽取、滤波或在FPGA内部进行此项工作。两种方式均属数字处理，在处理不同回波信号时可通过软件进行调整。

【关键词】射频采样；AD9625；JESD24B；L波段

【Abstract】With the development of modern integrated circuits， high-sped serial protocol JESD204B and high-speed ADC make direct RF sampling possible. In this paper the L-band direct RF sampling of digital receiver is studied. Based on new devices AD9625， the design conceptual came up. The ADC collaborates with FPGA which contains JESD204B core. The DDC， decimation and FIR can operate either in ADC or in FPGA without any change on the hardware. Both methods belong to the digital processing. It can be adjusted by software when deal with differential RF echo.

【Key words】RF sampling； AD9625； JESD204B； L-band

0 引言

L波段是频率在1-2GHz的无线电电波波段，L波段接收机广泛应用于成像雷达、气象雷达、探测雷达等系统中。传统的超外差式接收机经过一次或两次下变频，将射频信号转换为中频信号，之后用ADC对中频信号进行采样。采样过后的数据进入FPGA内部进行后续处理。在滤波、低噪声放大、混频等过程中，模拟器件的不稳定易导致I、Q两路的幅相不一致，影响采样结果。同时这些器件占用了大量的印制板版面，极大阻碍了接收机小型化的发展。

随着射频采样技术的发展，用于数字T/R组件的射频ADC发展成为必然。如采用TI公司的ADC083000进行高速采样[1]之后，通过四路多路输出选择器输出每路8bit数据进入FPGA，在FPGA内进行数字下变频、正交变换、低通滤波等操作。本文提出了一种L波段数字接收机的直接射频采样设计，利用先进的ADC器件实现在数据进入FPGA前完成数字下变频、正交变换及低通滤波功能，通过JESD204B协议完成数据传输。此种方法不仅降低了输出数据速率要求，也减小了FPGA内部资源的占用。

1 数据采集方案

本文采用ADI公司生产的新型ADC器件AD9625，该芯片量化位数12 bit，采样频率高达2.5GSPS，差分模拟输入1.1Vp-p，3.2GHz全功率模拟输入带宽，并且集成了两路数字下变频转换器（DDC）、数控振荡器（NCO）和FIR滤波器，支持高速6或8通道JESD204B串行输出[2]。AD9625数据采集与处理内部架构图如图1所示。射频回波经ADC内核进行流水线采样后，有两种工作模式可以选择。一种是经过一级下变频，抽取和滤波的下变频模式。另一种是不经过任何处理，直接通过ADC的发送器输出的全带宽模式。

1.1 下变频模式

AD9625的两个DDC中的调谐器由独立的频率合成器和正交混频器组成，此时模拟信号已经被提取为数字信号。本文以2.5GSPS采样为例，10 bit频率合成器支持1024个离散的调谐频率，从-1.2499GHz到+1.2500GHz，步长为2500/1024=2.44MHz。这样1GHz～1.25GHz内的回波可以在ADC内搬移到零频附近或任意想要的频率。振荡器的相位和频率可在内部寄存器0x132和0x131中设置。混频之后的数据由12bit增加到13bit。为了降低复杂度并实现低时钟速率，DDC采用8倍抽取多相融合滤波器，第一级滤波器级的降速系数是8，它在每个时钟周期从混频模块接收8个13位样本。抽取滤波器级工作在2.5GHz/8=312.5MHz，并与抽取后的采样速率相等。经过抽取后的缩放和舍入，数据位数增加到16bit。1/8抽取的滤波器带宽为-120MHz到+120MHz。这之后的数据即可传递到发送器输出。在对内部寄存器相应地址进行配置后才可以使用第二滤波器级，它额外实现2倍的降速系数，由此得到总共1/16抽取。两步抽取之后的采样率156.25MHz，为了便于物理设计，该模块以250MHz的速率工作。抽取滤波器的带宽为-60 MHz到+60MHz。

对于1GHz～1.25GHz的回波，ADC采样的数据经过1/8抽取，再经过8B/10B编码送发送端，使用8线传输模式，数据传输线速率为2.5G×16÷8×10÷8÷8=781.25Mbps

8条通道总计6.25Gbps。若经过1/16抽取，数据传输线速率为：

2.5G×16÷16×10÷8÷8=390.625Mbps

8条通道总计3.125Gbps。

1.2 全带宽模式

当下变频模式的工作过程或处理结果不能满足设计需求时，可以启用全带宽工作模式。经过ADC内核采样过的信号不加处理的传递到发送器端。全带宽模式要考虑印制板的数据承载能力以及后续数据流处理算法。ADC芯片的12 bit样本可按寄存器配置加入控制位或补齐尾码组成16 bit，组成一帧后按8B/10B编码送发送端。按发送端8线传输模式，线速率为：

2.5G×16×10÷8÷8=6.25Gbps

2 样系统硬件设计

本设计中，FPGA选用Xilinx公司的Kintex7系列325T芯片。为了保证在全带宽模式下接收机也能正常工作，将ADC的高速串行输出接入FPGA的GTX。Kintex7系列325T芯片最多含有16个GTX接口，最高可达单线12.5GBPS的传输速率，可以满足设计需要。基于FPGA构建采样系统示意图如图3所示。SYSREF信号用于使ADC的输出端到FPGA的输入端之间产生确定性的延迟[3]。SYNC信号用来启用代码组同步和初始lane同步（ILAS）状态以完成JESD204B协议下的高速串行传输。

3 采样系统软件设计

FPGA通过JESD204B核完成接收任务，如图4所示，在配置界面设置接收/发送器的通道数，SYSREF采样沿、AXI4时钟以及JESD204 PHY等参数。设置好之后，编程输出合适的SYNC脉冲信号，所有的同步、确定帧头和数据收发的工作都由IP核来完成[4]。

在FPGA和ADC同步完成之后，通过SPI方式配置AD9625。AD9625提供多种灵活的输出测试模式，首先将0x61寄存器的[5：4]位配置为01，令10 bit JESD204B测试数据进入ADC的发送器，确认FPGA端接收数据无错误，保证发送链路层工作正常。然后将0x61的[5：4]位配置为00，补全后的16 bit JESD204B测试数据进行组帧、加扰、8B/10B编码后通过发送端输出。确认FPGA端接收数据无错误，保证应用层工作正常。最后配置0x0D，令12 bit ADC测试数据输入ADC内核，测试ADC转换器工作是否正常。所有测试完成之后，即可对工作信号进行采样处理。除此之外，为了防止ADC的输入长时间处于饱和状态，配置快速检测阈值，通过观察快速检测位调整回波输入功率。也可以通过配置JESD204B相关寄存器，令ADC工作在下变频模式或全带宽模式，修改DDC量及增益、发送数据格式等。

4 结束语

本文设计了一种L波段的射频采样平台，在同样的硬件条件下，分别可以通过ADC或FPGA完成下变频、抽取和滤波的功能。对于和AD9625类似的芯片都可以采用本文中的思路进行设计。

【参考文献】

[1]黄杰文，李杨，禹卫东.直接射频采样的L 波段星载SAR 数字接收机设计[J].中国科学院研究生院学报，2010.27（4）：486-491.

[2]AD9625Datasheet.Analog Device，2014[Z].

[3]JEDEC STANDARD. JEDEC solid state technology association，2012.1[Z].

[4]JESD204 v6.1 LogiCORE IP Product Guide. Xilinx. April 1，2015[Z].

[5]陈洋，俞育新，奚俊.基于JESD204B 协议的相控阵雷达下行同步采集技术应用[J].雷达与对抗，2015.32（2）：38-48.

[责任编辑：王伟平]

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